英特尔在最近的博客文章中对其新的Powervia技术以及在基于Meteor Lake的测试芯片中的表现提出了一些大胆的说法，从而提高了5％以上的时钟速度。根据英特尔的本·塞尔（Ben Sell）的说法 ，副总理 。在技术开发方面 ，这使Powervia与Intel 20A流程节点一起在明年的交付中迈进 。
Powervia代表了创建处理器的一种新方法，有效地将晶体管夹在芯片的中间，并在前面的外部世界互连以及背面的功率接线。这种所谓的背面功率传递是半导体制造的巨大转变 ，并立即简化 ，复杂并减轻了晶体管和处理器的不断变化的问题。
Powervia将首先在即将到来的Intel处理器（大概是第15代核心）的箭头湖中进行采样，该生产将于2024年在Intel 20A生产过程中进行采样 。但是 ，为了加快开发过程 ，它与20A过程节点本身的设计脱钩 。
实际上，英特尔在称为蓝天溪（Blue Sky Creek）的“科学怪人测试芯片 ”上显示了该技术的功能优势。实际上 ，这是一种基于流星湖的芯片 ，它使用即将到来的高效核心（基于英特尔4过程），但结合了Powervia Tech 。
仅在增加背面功率交付的情况下 ，英特尔声称它已经设法增加了5％以上的频率提高了测试芯片 。如果我们将猛禽湖电子核的时钟速度作为起点 ，那将意味着从4.3GHz到4.5GHz的变化，从互连和电源接线到达的位置。
传统上 ，芯片的建造就像披萨一样（英特尔的话 ，而不是我的），核心晶体管在底部，其他所有东西都放在顶部 ，最后一层的功率和其他互连 。然后将其翻转过来 ，并粘在主板插座中的包裹中，以保持与外界的联系 。
随着背景电力传递 ，因此在英特尔的Powervia中 ，它更像是三明治。将晶体管在中间，顶部的互连层以及晶体管后面的后背部的功率连接 。
这是对英特尔对Powervia所做的事情的严重过度简化 ，但实际上 ，这意味着有更多的空间可以使用更大的连接，并且它们之间的距离更大 。随着晶体管不断收缩 ，更多的晶体管被卡在芯片上时 ，披萨芯片顶部的功率和互连接线的质量意味着干扰和动力，并且信号在混乱中逐渐消失。
将事物分离出来的简化是对权力的好处 ，而对互连也是如此 。卖出说：“您将获得更好的电动传递 ，并获得更好的信号接线 。 ”
英特尔并不是唯一这样做的人。随着节点变小，芯片制造商都在寻找背面的动力交付。但是英特尔声称，随着Powervia在20A过程中与RibbonFet（或Gate All-Arond）技术一起上网 ，这将使竞争“大约落后两年” ，而涉及背面动力交付 。
